Verilog Pipeline
前言 Piple - line 广泛应用于CPU & 高性能 DSP中。
参考:《Verilog数字系统设计教程》
某乎
概念 流水线设计:把规模较大、层次较多的组合逻辑电路分为几个级,在每一级插入寄存器组并暂存中间数据。K级的流水线就是从组合逻辑的输入到输出恰好有K个寄存器组。上一级的输出是下一级的输入而又无反馈的电路。
如上图电路,组合逻辑部分可划分为两级。第一级的延迟是T1和T3中的最大值。第二级的延迟等于T2的延迟。因而该组合逻辑的传播延迟为:
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